Путь от FPGA до ASIC: проблемы и решения - Александр Власов (YADRO)

Спикер: Александр Власов, ведущий инженер по разработке СнК, команда физической имплементации, YADRO. Свои первые шаги в профессии начинал в отделе заказного дизайна. Александру нравилось создавать блоки на транзисторном уровне, но в то же время хотелось масштаба. В процессе профессионального развития менялся уровень разрабатываемых мною блоков, развивались мои компетенции в области методологии проектирования. Сейчас в его зоне ответственности разработка крупных иерархических блоков и физическая верификация проектов. Тема: Путь от FPGA до ASIC: проблемы и решения. Иногда в компаниях с большим опытом в FPGA возникает мысль перейти к ASIC. При всех своих преимуществах такой переход требует тесного и эффективного взаимодействия между RTL-разработчиками (фронтендом) и топологами (бэкендом). В докладе представлен анализ такой работы в рамках текущего проекта YADRO. Показаны конкретные ситуации, возможные проблемы и найденные решения. Особое внимание уделено взаимному влиянию RTL-разработки и проектирования топологии.